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IDT7027S/L
High-Speed 32K x 16 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
t RC
Industrial and Commercial Temperature Ranges
CE
(6)
(4)
t AA
(4)
t ACE
t AOE
(4)
OE
t ABE (4)
UB , LB
R/ W
DATA OUT
t LZ
(1)
VALID DATA
(4)
t OH
BUSY OUT
t HZ
(2)
Timing of Power-Up Power-Down
CE (6)
t BDD
(3,4)
3199 drw 05
I CC
t PU
50%
t PD
50%
I SB
3199 drw 06
.
NOTES:
1. Timing depends on which signal is asserted last, CE , OE , LB , or UB .
2. Timing depends on which signal is de-asserted first CE , OE , LB , or UB .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY
has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
6. Refer to Chip Enable Truth Table.
8
6.42
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